change lib path for simulation

des/rtl/verilog/des.v

@@ -33,7 +33,7 @@ module des
   );
 
 
-`include "des_pkg.v"
+`include "../../rtl/verilog/des_pkg.v"
 
   reg [0:17] valid;
   reg [0:16] mode;
@@ -55,6 +55,4 @@ module des
   end
 
 
-
-
 endmodule